目前比較流行的低成本、超小占用空間方法設計基本都是采用pSR原邊反饋反激式，通過原邊反饋穩(wěn)壓省掉電壓反饋環(huán)路（TL431和光耦）和較低的EMC輻射省掉Y電容，不僅省成本而且省空間，得到很多電源工程師采用。

下面結合實際來講講我對pSR原邊反饋開關電源設計的“獨特”方法——以實際為基礎。

要求條件：

全電壓輸入，輸出5V/1A，符合能源之星2之標準，符合IEC60950和EN55022安規(guī)及EMC標準。因充電器為了方便攜帶，一般都要求小體積，所以針對5W的開關電源充電器一般都采用體積較小的EFD-15和EpC13的變壓器，此類變壓器按常規(guī)計算方式可能會認為CORE太小，做不到，假如現(xiàn)在還有人這樣認為，那你就OUT了。

磁芯以確定，下面就分別講講采用EFD15和EpC13的變壓器設計5V/1A5W的電源變壓器。

1.EFD15變壓器設計

目前針對小變壓器磁芯，特別是小公司基本都無從得知CORE的B/H曲線，因pSR線路對變壓器漏感有所要求。

所以從對變壓器作最小漏感設計入手：

已知輸出電流為1A，5W功率較小，所以銅線的電流密度選8A/mm2，

次級銅線直徑為:SQRT(1/8/3.14)*2=0.4mm。

通過測量或查詢BOBBIN資料可以得知，EFD15的BOBBIN的幅寬為9.2mm。

因次級采用三重絕緣線，0.4mm的三重絕緣線實際直徑為0.6mm。

為了減小漏感把次級線圈設計為1整層，次級雜數為：9.2/0.6mm=15.3Ts,取15Ts。

因IC內部一般內置VDS耐壓600~650V的MOS，考慮到漏感尖峰，需留50~100V的應力電壓余量，所以反射電壓需控制在100V以內，

得：(Vout+VF)*n<100,即：n<100/（5+1）,n<16.6,

取n=16.5,得初級匝數Np=15*16.5=247.5

取Np=248，代入上式驗證，（Vout+VF）*(Np/NS)<100,

即(5+1)*(248/15)=99.2<100,成立。

確定Np=248Ts.

假設：初級248Ts在BOBBIN上采用分3層來繞，因多層繞線考慮到出線間隙和次層以上不均勻，需至少留1Ts余量（間隙）。

得：初級銅線可用外徑為：9.2/(248/3+1)=0.109mm，對應的實際銅線直徑為0.089mm，太?。ㄐ∮?.1mm不易繞制），不可取。

假設：初級248Ts在BOBBIN上采用分4層來繞，初級銅線可用外徑為：9.2/(248/4+1)=0.146mm，對應的銅線直徑為0.126mm，實際可用銅線直徑取0.12mm。

IC的VCC電壓下限一般為10~12V，考慮到至少留3V余量，取VCC電壓為15V左右，

得：NV=Vnv/(Vout+VF)*NS=15/(5+1)*15=37.5Ts,取38Ts。

因pSR采用NV線圈穩(wěn)壓，所以NV的漏感也需控制，仍然按整層設計，

得：NV線徑=9.2/(38+1)=0.235mm,對應的銅線直徑為0.215mm，實際可用銅線直徑取0.2mm。也可采用0.1mm雙線并饒。

到此，各線圈匝數就確定下來了。

繞完屏蔽后，保TApE1層；

再繞初級，按以上計算的分4層繞制，完成后包TApE1層；

為減小初次級間的分布電容對EMC的影響，再用0.1mm的線繞一層屏蔽，包TApE1層；

再繞次級，包TApE1層；

再繞反饋，包TApE2層。

可能有人會說：怎么沒有計算電感量？因前面說了，CORE的B/H不確定，所以得先從確定飽和AL值下手。

把變壓器CORE中柱研磨一點，然后裝上以上方式繞好的線圈裝機，并用示波器檢測Rsenes上的波形，見下圖中R5。

輸入AC90V/50Hz，慢慢加載，觀察CORE有沒有飽和，假如有飽和跡象，拆下再研磨……直到負載到1.1~1.2A剛好出現(xiàn)一點飽和跡象。（此波形需把波形放大到滿屏觀察最佳）

OK，拆下變壓器測量電感量，此時所測得的電感量作為最大值依據，再根據廠商制造能力適當留+3%~+5%的誤差范圍和余量，如：測量為2mH,則取2-2*0.05=1.9mH，誤差為+/-0.1mH。

現(xiàn)在再來驗證以上參數變壓器BOBBIN的繞線空間。

已知：E1和E2銅線直徑為0.1mm,實際外徑為0.12mm；

Np銅線直徑為0.12mm,實際外徑為0.14mm；

NS銅線直徑為0.4mm,實際外徑為0.6mm；

TApE采用0.025mm厚的麥拉膠紙。

A.

NV若采用銅線直徑為0.2mm,實際外徑為0.22mm

線包單邊厚度為：E1+TApE+Np+TApE+E2+TApE+NS+TApE+NV+TApE

=0.12+0.025+0.14*4+0.025+0.12+0.025+0.6+0.025+0.22+0.025*2=1.77mm.

B.

NV若采用銅線直徑為0.1mm雙線并饒,實際外徑為0.12mm

線包單邊厚度為：E1+TApE+Np+TApE+E2+TApE+NS+TApE+NV+TApE

=0.12+0.025+0.14*4+0.025+0.12+0.025+0.6+0.025+0.12+0.025*2=1.67mm.

測量或查EFD15的BOBBIN的單邊槽深為2.0mm，所以以上2種方式繞制的變壓器都可行。

2.EpC13的變壓器設計

依然沿用以上設計方法，測量或查BOBBIN資料可得EpC13BOBBIN幅寬為6.8mm，

次級匝數為：6.8/0.6=11.3Ts,取11Ts.

初級匝數為：11*16.5=181.5Ts,取182Ts.

反饋匝數為：15/(5+1)*11=27.5Ts,取28Ts.

EpC13的繞線方式同EFD15，在這里就不再重復了。

以上變壓器設計出的各項差數是以控制漏感為出發(fā)點的，各項參數（肖特基的VF,MOS管的電壓應力余量……）都是零界或限值，實際設計中會因次級繞線同名端對應輸出pIN位出現(xiàn)交叉，或輸出飛線套鐵氟龍?zhí)坠?，或供應商的制程能力，都會使次級線圈減少1~2圈，對應的初級和反饋也需根據匝比減少圈數；另，目前市場的競爭導致制造商把IC內置MOS管的VDS耐壓減小一點來節(jié)省成本，為保留更大的電壓應力余量，需再減少初級匝數；以上的修改都會對EMC輻射造成負面影響，對應的取舍還需權衡，但前提是必須使產品工作在DCM模式。

從08年市場上推出pSR原邊反饋方法到現(xiàn)在我一直都有在用此方法設計產品，回顧看看，市場上也出現(xiàn)了很多不同品牌的pSR方法，但相對以前剛推出的pSR控制IC來說，有因市場反映不良而不斷改進的部分，但也有因為惡性競爭而COSTDOWN的部分。重要講講COSTDOWN的部分。

因受一些品牌在IC封裝工藝上的專利限制，所以目前大部分的內置MOS的IC（不僅是pSR控制IC，也包括pWM控制IC）采用的是在基板上置入控制晶圓和MOS晶圓，之間用金線作跳線連接，這樣就有2個問題產品了：

1.金線帶來的EMC輻射。

2.研制控制晶圓的公司可以自己控制控制晶圓的成本，但MOS晶圓一般采用的從MOS晶圓生產上購買，這樣一來，MOS晶圓的成本控制也成為IC成本控制的案上肉。

輻射可以采用優(yōu)化設計來控制。

但MOS晶圓的COSTDOWN的路徑來源于降低其VDS的耐壓，目前已有很多不同品牌的IC將VDS為650V的內置MOS降到620~630V，甚至560~600V。這樣一來，只控制漏感降低VDS峰值電壓是不夠的，所以還需為VDS保留更大的電壓應力余量。

下面再以EpC13為實例，講講優(yōu)化設計后的變壓器設計。

方法同上，先計算出次級，因考慮到輸出飛線套鐵氟龍?zhí)坠芑蜉敵鼍€與BOBBINpIN位交叉，所以需預留1匝空間，得：次級匝數為：6.8/0.6-1=10.3，取10Ts.

再計算初級匝數，因考慮到為MOS管留更大的電壓應力余量，所以反射電壓取之前的75%

得：（Vout+VF）*n<100*75%

輸出5V/1A，采用2A/40V的肖特基即可，2A/40V的肖特基其VF值一般為0.55V。

代入上式得：n<13.51,

取13.5，得Np=10*13.5=135Ts.

代入上式驗證（5+0.55）*（135/10）=74.925<75,成立。

確定Np=135Ts.

下面再計算反饋匝數，

依然取反饋電壓為15V，

得，15/（5+0.55）*10=27Ts.

下面來確定繞線順序。

因要工作在DCM模式，且采用無Y設計，DI/DT比較大，變壓器磁芯研磨氣隙會出現(xiàn)穿透力強雜散磁通導致線圈測試渦流，影響EMC噪音，所以需先在BOBBIN上采用0.1mm直徑的銅線繞滿一層作為屏蔽，且引出端接NV的地線。